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假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器,则在T1周期与T2周期之间至少应插入【 】个等待状态。
假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器,则在T1周期与T2周期之间至少应插入【 】个等待状态。
admin
2009-01-15
83
问题
假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器,则在T1周期与T2周期之间至少应插入【 】个等待状态。
选项
答案
5
解析
主频为100MHz的处理器时钟周期为10ns,因此为了能够满足访问50ns的存储器,需要加入至少5个等待状态。
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三级PC技术题库NCRE全国计算机三级分类
0
三级PC技术
NCRE全国计算机三级
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