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  3. Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。 A) 1，1 B) 1，0 C) 0，1 D) 0，0

Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。 A) 1，1 B) 1，0 C) 0，1 D) 0，0

admin2012-01-11  47
问题 Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。
A) 1，1
B) 1，0
C) 0，1
D) 0，0
选项 A、 
B、 
C、 
D、 
答案D
解析
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