2. 计算机
  3. Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。 A) 1，1 B) 1，0 C) 0，1 D) 0，0

Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。 A) 1，1 B) 1，0 C) 0，1 D) 0，0

admin2012-01-11  34
问题 Pentium微处理器执行突发式存储器读总线周期时，Cache(Cache Enable)和W/R信号的状态应该是______。
A) 1，1
B) 1，0
C) 0，1
D) 0，0
选项 A、 
B、 
C、 
D、 
答案D
解析
转载请注明原文地址:https://kaotiyun.com/show/LOgZ777K
本试题收录于： 三级PC技术题库NCRE全国计算机三级分类
0

三级PC技术

NCRE全国计算机三级

相关试题推荐
随机试题
最新回复(0)