2. 计算机
  3. 阅读下列说明和图，回答问题1和问题2，将解答填入答题纸的对应栏内。 【说明】 在嵌入式系统设计中，李工使用某嵌入式处理器和对应的以太网芯进行带有网络功能的单板实现，该电路中还包含DDR、Flash等存储芯片和相应的外围控制芯片。图2-1为所选用嵌入

阅读下列说明和图，回答问题1和问题2，将解答填入答题纸的对应栏内。 【说明】 在嵌入式系统设计中，李工使用某嵌入式处理器和对应的以太网芯进行带有网络功能的单板实现，该电路中还包含DDR、Flash等存储芯片和相应的外围控制芯片。图2-1为所选用嵌入

admin2016-05-11  42
问题 阅读下列说明和图，回答问题1和问题2，将解答填入答题纸的对应栏内。
【说明】
    在嵌入式系统设计中，李工使用某嵌入式处理器和对应的以太网芯进行带有网络功能的单板实现，该电路中还包含DDR、Flash等存储芯片和相应的外围控制芯片。图2-1为所选用嵌入式处理器的存储模块存储地址总线变换示意图，图2．2为以太网芯片外围设计的相关原理示意图，图2-3为用户在该嵌入式单板系统上实现内部嵌入式Web服务器的流程示意图。
    在该嵌入式处理器的存储系统设计中，嵌入式处理器内部包含SA[25：0](从高到低)共26根系统地址总线，外部使用22根数据线和外部存储设备进行连接。
    嵌入式处理器和以太网芯片之间的交互接口为MII(Media Independent Interface)接口，包含数据线和控制线。数据线分为收发两个方向：其中RXD[3：0]为并行数据接收线，RXCLK为对应的时钟线；TXD[3：O]为并行数据发送线，TXCLK为对应的时钟线。MDIO和MDC为控制线，通过其进行以太网芯片的配置。以太网芯片的最大通信频率由其外围的晶振频率和收发数据线的并行数目决定。
    在嵌入式系统设计中，嵌入式处理器和以太网芯片之间可以设计为一对多的方式，每个以太网控制器都有一个PHYID，该PHYID依赖于以太网芯片周边的电路设计。在图2．2的设计中，该以太网芯片的PHYID由图中的PHYID[4：0]五个管脚来定。对于该以太网芯片而言，PHYID[4：0]在启动时是作为PHYID选择控制使用，在启动后是作为其它指示功能使用。PHYID的最大值是31(五位)，最小是0，由PHYID[4：0]从高位到低位决定，对应管脚为高电平时对应的值为1，低电平时对应的值为0。
【问题1】
    如图2-1所示，用户可以通过寄存器将存储总线变换方式配置为字节模式(8位模式)，半字模式(16位模式)或者字模式(32位模式)中的任何一种，不同模式下，所使用到的地址线不同。
    在图2-1中的，①、②、和③分别对应的地址线连接应该依次是  (1)  。
    A SA2-SA23，SA1一SA22，SA0一SA21
B SA0-SA2 1，SA2-SA23，SA1一SA22
C SA1一SA22，SA2一SA23，SA0一SA21l
D SA0-SA21，SA1一SA22，SA2一SA23

    根据图2-2的网络部分相关电路设计，可以知道该嵌入式处理器的网络通信中，最大通信频率是(2)Mbps。
    A 10000    B 1000    C 100    D 10
    如果该网络芯片工作在100Mbps，那么在图2—2的设计中，RXCLK的工作频率应该是(3)Mbps．
    根据图2—2的电路和题目说明，在该电路中，以太网芯片的PHYID应该是  (4)  。
【问题2】
    在图2-3中，为了实现嵌入式Web服务器和对应的请求流程，李工设计了该流程示意图，根据网络通信的过程，从下面选项中选择合适的处理过程，填充图2-3中的空(1)～(4)。

    空(1)～(4)备选答案：
    A.创建TCP socket套接字
    B.关闭socket套接字
    C.accept尝试建立TCP连接
    D.HTTP服务
    E.数据发送处理
F.数据接收处理
    G．bind绑定套接字
    H．本地其它服务处理
    I．1isten侦听客户套接字
    J．创建UDP socket套接字
选项
答案【问题1】 (1)D (2)C (3)25 (4)1或者0x01 【问题2】 (1)G (2)I (3)C (4)D
解析 本题考查嵌入式处理器的硬件原理及连线设计和相关软件中网络程序的设计。
    此类题目要求考生认真阅读题目对题目进行分析，仔细查看所提供的硬件原理设计，根据设计开发经验，进行问题回答。
【问题1】
    在该嵌入式处理器的存储系统设计中，嵌入式处理器内部包含SA[25：0](从高到低)共26根系统地址总线，外部使用22根数据线和外部存储设备进行连接。由原理图中可以看出，该存储器设计可以实现8位，16位，32位的不同控制，在不同控制方式下，连线的方式也会不同。在8位模式下，最低位使用的肯定是SA0；在16位模式下，也就是无论最低位是0是1都不影响地址选择，即此时最低位应该是SA1；在32位模式下，即最低位是0，1，2，3时候都不影响寻址，即此时最低位应该是SA2。由此即可知，在不同模式选择下所连接的地址位是不同的。
    目前典型的嵌入式处理器支持10M、100M、1000M的不同速率设计，在不同模式下，网络芯片和外部接口有所不同，尤其表现在RJ45连线的差分线的数目上，以及表现在PHY芯片和CPU之间的MDIO数据线和PHY芯片的时钟上。由原理图可以看出，该PHY芯片的时钟为25M，同时MDIO中收发数据线各是4根，因此其最大速率应该是100Mbps。
    当网络工作在100Mbps情况下，PHY和CPU之间的收发都是依靠四根并行线来实现的。因此100M／4=25M，也就是说CLK应该工作在25M。由原理图及题目中所给出PHYID的计算方法，由高位到低位，依据上电状态下的高低电平可以非常容易计算出PHYID的数值。
【问题2】
    在网络设计过程中，一般服务器和客户端的通信可以采用TCP，也可以采用UDP的形式进行。
    TCP是面向连接的通信方式，可以保证数据的准确性和一致性，UDP是不保证连接，但是其速度快，负荷较小。
    在TCP连接过程中，需要服务器，客户端按照固定的流程进行软件实现。服务器首先绑定端口和IP，然后侦听，等待客户端连接。客户端在创建对应的套接字后即可按照IP，端口来连接服务器，待连接成功后，服务器客户端即可开始通信。   
    在UDP的通信实现中，客户端不用连接服务器，只是向固定的IP和端口进行数据报文的发送，服务器端只是不断的接收对应IP和端口的数据，然后依据数据内容进行有效性判断，进而进行数据处理。
转载请注明原文地址:https://kaotiyun.com/show/FQWZ777K
本试题收录于： 嵌入式系统设计师下午应用技术考试题库软考中级分类
0

嵌入式系统设计师下午应用技术考试

软考中级

相关试题推荐
随机试题
最新回复(0)